Thank, Timothy!<div><div>I add this stages. </div><div>About RLE:</div><div>I have one more unresolved stage. Mike Melanson wrote in &quot;VP3 Bitstream Format...&quot; about RLE using:</div><div>&quot;* Zigzag Ordering: After transforming and quantizing a block of samples,</div>
<div>the samples are not in an optimal order for run length encoding. Zigzag</div><div>ordering rearranges the samples to put more zeros between non-zero</div><div>samples.&quot;</div><div><br></div><div>If we pass zigzaged DCT coeffs of 1 block throw RLE, how after this stage i can separately write different AC for its AC-plane? For example after zig-zag we have this:</div>
<div>AC0 =1 AC(1..61) =0  AC62 =1</div><div>after RLE we have:</div><div>(0,1)(61,1)</div><div>How add zero-ACs coeff to AC(1..61) planes? Or i skip them in this planes and add store only non-zero coeff to plabes?</div><div>
Thanks</div><div>P.S. please give me more critique. More critique - better implementation<br><br><div class="gmail_quote">On 22 March 2011 22:00,  <span dir="ltr">&lt;<a href="mailto:theora-dev-request@xiph.org">theora-dev-request@xiph.org</a>&gt;</span> wrote:<br>
<blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex;">Send theora-dev mailing list submissions to<br>
        <a href="mailto:theora-dev@xiph.org">theora-dev@xiph.org</a><br>
<br>
To subscribe or unsubscribe via the World Wide Web, visit<br>
        <a href="http://lists.xiph.org/mailman/listinfo/theora-dev" target="_blank">http://lists.xiph.org/mailman/listinfo/theora-dev</a><br>
or, via email, send a message with subject or body &#39;help&#39; to<br>
        <a href="mailto:theora-dev-request@xiph.org">theora-dev-request@xiph.org</a><br>
<br>
You can reach the person managing the list at<br>
        <a href="mailto:theora-dev-owner@xiph.org">theora-dev-owner@xiph.org</a><br>
<br>
When replying, please edit your Subject line so it is more specific<br>
than &quot;Re: Contents of theora-dev digest...&quot;<br>
<br>
<br>
Today&#39;s Topics:<br>
<br>
   1. FPGA encode stages flow diagram (digital design)<br>
   2. Re: FPGA encode stages flow diagram (Timothy B. Terriberry)<br>
<br>
<br>
----------------------------------------------------------------------<br>
<br>
Message: 1<br>
Date: Tue, 22 Mar 2011 20:42:59 +0300<br>
From: digital design &lt;<a href="mailto:developer.fpga@gmail.com">developer.fpga@gmail.com</a>&gt;<br>
Subject: [theora-dev] FPGA encode stages flow diagram<br>
To: <a href="mailto:theora-dev@xiph.org">theora-dev@xiph.org</a><br>
Message-ID:<br>
        &lt;AANLkTi=AcCqPOS7U_sWHVw49c=<a href="mailto:1qvbsbM7BWM%2BgJuuyn@mail.gmail.com">1qvbsbM7BWM+gJuuyn@mail.gmail.com</a>&gt;<br>
Content-Type: text/plain; charset=&quot;iso-8859-1&quot;<br>
<br>
Good day!<br>
I create diagram of encoder process. Using it i create implementation of<br>
encoder in FPGA (Xilinx/Altera). Please critique it. Is there missing<br>
stages?<br>
Here is blog <a href="http://developer-fpga.blogspot.com/" target="_blank">http://developer-fpga.blogspot.com/</a><br>
Here is picture of encoding stage 1<br>
<a href="https://lh4.googleusercontent.com/-NV8o9DG3jvE/TYjYXr-dYGI/AAAAAAAAAos/U06O-YvhSI0/s1600/stage1.jpg" target="_blank">https://lh4.googleusercontent.com/-NV8o9DG3jvE/TYjYXr-dYGI/AAAAAAAAAos/U06O-YvhSI0/s1600/stage1.jpg</a><br>

Here is picture of encoding stage 2<br>
<a href="https://lh5.googleusercontent.com/--1U5TaiVAEU/TYjYhW4n2OI/AAAAAAAAAow/vRFbzObFhww/s1600/stage2.jpg" target="_blank">https://lh5.googleusercontent.com/--1U5TaiVAEU/TYjYhW4n2OI/AAAAAAAAAow/vRFbzObFhww/s1600/stage2.jpg</a><br>

-------------- next part --------------<br>
An HTML attachment was scrubbed...<br>
URL: <a href="http://lists.xiph.org/pipermail/theora-dev/attachments/20110322/188f7542/attachment-0001.htm" target="_blank">http://lists.xiph.org/pipermail/theora-dev/attachments/20110322/188f7542/attachment-0001.htm</a><br>

<br>
------------------------------<br>
<br>
Message: 2<br>
Date: Tue, 22 Mar 2011 10:51:55 -0700<br>
From: &quot;Timothy B. Terriberry&quot; &lt;<a href="mailto:tterribe@xiph.org">tterribe@xiph.org</a>&gt;<br>
Subject: Re: [theora-dev] FPGA encode stages flow diagram<br>
Cc: <a href="mailto:theora-dev@xiph.org">theora-dev@xiph.org</a><br>
Message-ID: &lt;<a href="mailto:4D88E1BB.40102@xiph.org">4D88E1BB.40102@xiph.org</a>&gt;<br>
Content-Type: text/plain; charset=ISO-8859-1; format=flowed<br>
<br>
&gt; I create diagram of encoder process. Using it i create implementation of<br>
&gt; encoder in FPGA (Xilinx/Altera). Please critique it. Is there missing<br>
&gt; stages?<br>
<br>
So, you&#39;re missing motion estimation/motion compensation/macro block<br>
mode decision/skip decision. These are not required for an encoder, of<br>
course, but are pretty important for getting compression that is at all<br>
reasonable. Even just the &quot;NOMV&quot; modes (where the motion vector is<br>
always (0,0)) are already a big improvement over all-INTRA. IIRC, this<br>
is the route the Elphel 333 FPGA encoder took. You&#39;re also missing the<br>
loop filter, though I guess if there&#39;s no motion compensation at all<br>
(not even NOMV), this isn&#39;t actually required, either.<br>
<br>
<br>
------------------------------<br>
<br>
_______________________________________________<br>
theora-dev mailing list<br>
<a href="mailto:theora-dev@xiph.org">theora-dev@xiph.org</a><br>
<a href="http://lists.xiph.org/mailman/listinfo/theora-dev" target="_blank">http://lists.xiph.org/mailman/listinfo/theora-dev</a><br>
<br>
<br>
End of theora-dev Digest, Vol 80, Issue 6<br>
*****************************************<br>
</blockquote></div><br></div></div>